闩锁效应概述 [复制链接]

静电是一种看不见的破坏力，会对电子元器件产生影响。ESD和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。

MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。

例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。

可以通过提供大量的阱和衬底接触来避免闩锁效应。

Latchup的定义

Latchup最易产生在易受外部干扰的I/O电路处，也偶尔发生在内部电路。

Latchup是指cMOS晶片中，在电源PowerVDD和地线GND（VSS）之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路，它的存在会使VDD和GND之间产生大电流。

随着IC制造工艺的发展，封装密度和集成度越来越高，产生Latchup的可能性会越来越大。

Latchup产生的过度电流量可能会使芯片产生永久性的破坏，Latchup的防范是ICLayout的最重要措施之一。

Latchup的原理分析

Q1为一垂直式PNPBJT，基极（base）是nwell，基极到集电极（collector）的增益可达数百倍。Q2是一侧面式的NPNBJT，基极为Psubstrate，到集电极的增益可达数十倍。Rwell是nwell的寄生电阻。Rsub是substrate电阻。

以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latchup不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latchup由此而产生。

产生Latchup的具体原因

芯片一开始工作时VDD变化导致nwell和Psubstrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latchup。

当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。

ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。

当很多的驱动器同时动作，负载过大使Power和GND突然变化，也有可能打开SCR的一个BJT。

Well侧面漏电流过大。

防止Latchup的方法

在基体（substrate）上改变金属的掺杂，降低BJT的增益。

避免Source和Drain的正向偏压。

增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路。

使用Guardring+ring环绕NMOS并接GND。N+ring环绕PMOS并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。

Substratecontact和wellcontact应尽量靠近Source，以降低Rwell和Rsub的阻值。

使NMOS尽量靠近GND，PMOS尽量靠近VDD，保持足够的距离在PMOS和NMOS之间以降低引发SCR的可能

除在I/O处需采取防Latchup的措施外，凡接I/O的内部MOS也应圈guardring。

I/O处尽量不使用PMOS（nwell）。

COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。

防御措施：

1.在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压；

2.芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压；

3.在VDD和外电源之间加线流电阻，即使有大的电流也不让它进去；

4.当系统由几个电源分别供电时，开关要按下列顺序。开启时，先开启COMS电路的电源，再开启输入信号和负载的电源。关闭时，先关闭输入信号和负载的电源，再关闭COMS电路的电源。